Qualcomm у вересні 2026 вивів на ринок два преміальних SoC на 2-нм техпроцесі TSMC N2P, орієнтованих на on-device AI, ігри та роботу з камерою – менш ніж через рік після початку масового виробництва на цьому вузлі, повідомляє Semiconductor Engineering у щотижневому огляді від 25 вересня 2026. Того самого тижня на форумі TSMC OIP у Санта-Кларі Synopsys і Cadence підтвердили сертифікацію EDA-потоків для наступного вузла A14 (14 ангстрем) – сигнал того, що для провідної напівпровідникової галузі 2 нм стало зрілим виробничим стандартом, а технологічний горизонт вже пересунувся далі.
Дванадцять місяців – стільки знадобилося, щоб процесний вузол перетворився з дослідницького заголовка на серійну продукцію у смартфонах і AI-чіпах для дата-центрів. Докладніший архів нашого Технологічного розділу охоплює повний контекст гонки напівпровідникових вузлів.
- N2P у серійних AI-чіпах: HBM4E та клієнтські ASIC
- A14: Synopsys і Cadence сертифіковані для наступного покоління
- Intel 14A і п'ять відсотків відставання від лідера
- млрд капіталовкладень і дефіцит EUV-обладнання
- Більше матеріалів
- Qualcomm 2-нм SoC на ринку – TSMC вже сертифікує A14
- Венчурний фонд: механіка LP, GP і carried interest
- Хакери зламали Revolut через підроблені документи уряду Італії
- Ferrexpo: Blooming Land витратила млн поза благодійністю
- Хакери КНДР вкрали 1 млн з Bitget – рекорд 2026 року
- Chat Control і Telegram для терористів: анатомія інформкампанії проти шифрування
N2P у серійних AI-чіпах: HBM4E та клієнтські ASIC
Перше конкретне підтвердження виробничої зрілості N2P надійшло від GUC (Global Unichip Corporation) – тайванського ASIC-підрозділу, афілійованого з TSMC. Компанія оголосила, що PHY-контролер і фізичний рівень інтерфейсу пам’яті HBM4E “вже готові до дизайну на TSMC N2P і прийняті замовниками у клієнтських AI-ASIC”. Це не лабораторний прототип – йдеться про кремній, що вже входить до серійних AI-акселераторів реальних клієнтів GUC.
HBM4E (High Bandwidth Memory 4 Extended) – наступне покоління надшвидкодіючої пам’яті для AI-прискорювачів після HBM3E, яку сьогодні використовує Nvidia H200. PHY-рівень на N2P від GUC фактично підтверджує: перший AI-чіп з пам’яттю стандарту HBM4E буде вироблений саме на 2-нм технологічному процесі.
Паралельно Cadence представила на форумі TSMC OIP так звані silicon-proven IP-блоки для N3P і N2P – тобто блоки, верифіковані на реальному кремнії, а не лише в симуляції. EDA-вендори не вкладають ресурси в silicon-proven IP для вузлів із незначним обсягом виробництва; поява таких блоків свідчить про масштабну виробничу активність на N2P вже зараз.
A14: Synopsys і Cadence сертифіковані для наступного покоління
На форумі TSMC OIP у Санта-Кларі (22-25 вересня 2026) Synopsys і TSMC оголосили про сертифікацію EDA-потоків для вузла A14 – 14-ангстремового процесу, що стане наступником поточного N2P. Cadence незалежно підтвердила “досягнення сертифікації інструментів для процесу TSMC A14”. Обидві компанії є провідними постачальниками EDA-програмного забезпечення – без їхніх сертифікованих потоків розробка чіпів на новому вузлі неможлива.
Сертифікація EDA – перший офіційний крок, що дозволяє клієнтам розпочати топологічний дизайн на новому вузлі. TSMC традиційно надає сертифіковані потоки приблизно за 12-18 місяців до початку масового виробництва – тобто A14 реалістично очікується в серійному виробництві не раніше кінця 2027 – початку 2028 року.
“Виклик полягає в тому, чи можна реалізувати цю обіцянку. Чи вдасться досягти покращення продуктивності на 10-15% і зниження енергоспоживання на 20-30%?”
Abhijeet Chakraborty, віцепрезидент Synopsys з технологічного розвитку, Semiconductor Engineering, червень 2026
Chakraborty описує ключову зміну в напівпровідниковій індустрії: перехід між вузлами вже не дає автоматичного покращення характеристик – все більше залежить від дизайну конкретного чіпа і щільності схем, а не лише від мінімального розміру транзистора.
Intel 14A і п’ять відсотків відставання від лідера
Intel заявила, що її власний процес 14A “знаходиться в межах 5% продуктивності TSMC A14” – формулювання, яке само по собі показово: Intel ставить TSMC A14 як галузевий еталон, а себе – як наздоганяючого. Це кардинальна зміна порівняно з 2022-2024 роками, коли Intel відставала на повне покоління вузлів.
“Маржа стає одним з найбільш оскаржуваних ресурсів на 2 нм і 18A.”
Evelyn Landman, технічний директор proteanTecs, Semiconductor Engineering, червень 2026
Landman описує нову реальність виробництва: при субнанометрових розмірах транзисторів навіть незначні варіації технологічного процесу визначають відсоток придатних чіпів на пластині – і саме ці варіації тепер є головним бар’єром масштабування, а не розмір транзистора як такий.
Сьогодні на передньому краї напівпровідникового виробництва – чотири гравці: TSMC, Intel Foundry, Samsung Foundry і японська Rapidus, що лише у 2026 вийшла на рівень 2 нм у пілотному виробництві. Rapidus – перший новий серйозний конкурент у цьому сегменті за два десятиліття.
$64 млрд капіталовкладень і дефіцит EUV-обладнання
AI-попит штовхає капіталовкладення TSMC до рекордних рівнів: у 2026 CapEx очікується близько $64 млрд – майже вдвічі більше від показника дворічної давнини, за даними Tom’s Hardware від 3 вересня 2026. Темп зростання попиту на пластини наразі перевищує темп нарощування виробничих потужностей.
Головне обмеження – не ринковий попит, а фізична нестача виробничого обладнання. Насамперед EUV-сканерів ASML: компанія виробляє близько 50-60 систем на рік, тоді як попит з боку TSMC, Samsung і Intel разом перевищує цей показник. Кожна система EUV коштує понад $200 млн і потребує від 18 до 24 місяців на виробництво.
TSMC планує перейти на High-NA EUV (надвисока числова апертура) не раніше 2030 року – для вузлів A10 або A11. High-NA дозволяє вищу роздільну здатність літографії без кратного збільшення кількості масок, що є технологічною умовою для переходу нижче 10 ангстрем. До того часу галузь залишається з поточними EUV-системами і вимушена використовувати складну багатошарову літографію (multi-patterning) для досягнення субнанометрових розмірів.
Джерела: Semiconductor Engineering, “Chip Industry Week In Review #157”, 25 вересня 2026 · Semiconductor Engineering, “The Sub-2nm Paradox”, червень 2026
